PCB的測試結(jié)構(gòu)和測試類型
任何高速設(shè)計的一個重要部分是確?？梢栽谥圃旌筒僮鬟^程中成功對其進行測試。由于這些測試是在PCB設(shè)計過程的下游進行的，因此通常沒有正確，徹底地將它們視為該過程的一部分。本文將介紹測試過程設(shè)計的兩個重要方面：在電路板上創(chuàng)建測試結(jié)構(gòu)（又稱為測試點連接），并描述測試本身以及測試點如何連接到用于測試的各種設(shè)備。
本文的第1部分將描述訪問各種測試設(shè)備所必需的測試結(jié)構(gòu)，而第2部分將介紹如何將測試結(jié)構(gòu)連接到設(shè)備，以便可以確認連通性測試的結(jié)果。
PCB測試流程
PCB測試過程的目標有兩個：確認PCB是否按規(guī)定運行并且給定批中的所有PCB都滿足此要求。
為了確定當今PCB測試過程的“狀態(tài)”，解決測試的歷史記錄很有用。傳統(tǒng)的裸板PCB測試涉及將PCB的網(wǎng)表測試為CAD生成的網(wǎng)表，以確保沒有開路或短路。此后，有必要確保外層電鍍的質(zhì)量能夠成功地承受組裝過程。通常是從大量PCB中抽取一個PCB（稱為焊料樣品）并對其進行焊料測試來完成的。另外，PCB制造商可能已經(jīng)從其中一個PCB上鋸下了一塊，然后對其進行了微截面測試，以確保正確地進行孔的鍍銅。如果上述所有測試均為OK，則可將整批PCB PASS使用。
隨著邏輯電路速度的提高，還需要解決一些其他因素，包括：
- 確保信號走線的阻抗在公差范圍內(nèi)。
- 確保每個電源子系統(tǒng)的平面間電容都足夠。
- 確保所有電介質(zhì)均具有正確的介電常數(shù)，以使傳播速度符合規(guī)定。
- 確保所有PCB層的順序正確。（在當今的制造環(huán)境中，批次中只有一個PCB的層順序可能是錯誤的）。
在制造過程中執(zhí)行測試的三個地方：
- 裸板測試。
- 組裝板測試。
- 維修中心測試。
確定所需的測試結(jié)構(gòu)
高性能PCB最明顯的測試結(jié)構(gòu)是阻抗Test Traces。必須為每個具有相關(guān)阻抗規(guī)范的信號層添加此跡線。另外，需要一種方法來測量每個電源電壓的平面電容。還需要一種方法來確保所有層都在PCB疊層中的適當位置。它們具有正確的厚度，并且將它們隔開的電介質(zhì)具有正確的厚度和玻璃樣式。考慮到所有這些元素，必須創(chuàng)建以下測試結(jié)構(gòu)：
- 阻抗Test Traces。
- 電源和接地平面對的接入點。
- 一種確保正確堆疊圖層的方法。
測試結(jié)構(gòu)應放置在哪里？
除了創(chuàng)建正確的測試結(jié)構(gòu)外，還需要確保其正確放置。傳統(tǒng)上，將這些結(jié)構(gòu)放置在特殊的測試試樣上。該試樣不是PCB本身的一部分，而是內(nèi)置在板制造面板周圍的材料中。此過程的優(yōu)勢在于，可以將樣板帶到實驗室進行分析，而無需從大量的任何PCB中切割樣品?？梢詫@些試樣進行標準化，以加快測試過程，這對PCB制造商而言是一件好事。圖1是典型的測試試樣，僅包含阻抗測試痕跡。
圖1.典型的測試樣品
測試試樣的問題在于，無法保證該試樣內(nèi)的走線寬度與打算代表的PCB每一層的走線寬度相同。我們已經(jīng)看到了這樣的情況：測試樣板測量了一組阻抗，而PCB上的阻抗卻完全不同。這是由于在創(chuàng)建樣品圖稿時，制造商方面存在CAD錯誤。另一個問題是，測試樣板在最終制造時可以與PCB分離，并且在需要時通常不可用。我們已被要求對PCB進行組裝后進行故障排除，并且樣品在組裝過程中已存儲在其他地方。這導致沒有必要的可追溯性來解決設(shè)計問題。
測試結(jié)構(gòu)示例
專用測試樣品的上述缺點遠遠超過了它們的優(yōu)點。因此，我們發(fā)現(xiàn)最好的方法是將測試結(jié)構(gòu)包括在PCB本身的內(nèi)部。這種方法的明顯優(yōu)勢是：
- 測試結(jié)構(gòu)始終與它們打算代表的PCB一起使用。
- 測試結(jié)構(gòu)中的功能由PCB設(shè)計人員而非PCB制造商創(chuàng)建。
阻抗測試結(jié)構(gòu)。圖2顯示了一種設(shè)計阻抗測試走線的方法。該圖顯示了單端阻抗測試結(jié)構(gòu)和差分測試結(jié)構(gòu)。如果PCB具有在其上控制阻抗的八個信號層，則可以擴展結(jié)構(gòu)以為每一層提供測試結(jié)構(gòu)。
圖2.阻抗測試樣品圖例
測試末端的通孔的間距和大小很重要。為了允許使用標準阻抗測試探針，走線末端的通孔與其指定的接地通孔之間的距離需要為100-mil（2.54毫米）。鉆孔的直徑必須為30-mil（0.762毫米），以使探頭正確安裝。在圖2中，走線的長度為3英寸（7.62厘米），是直的，兩端都有通孔。
（它們僅需1英寸長（2.54厘米）即可獲得精確的阻抗測量。）如果信號層上沒有足夠的空間使測試走線保持筆直，則彎曲該信號就可以了。同樣，雖然不必在測試走線的兩端都具有訪問過孔，但是很方便。
圖3中的照片顯示了兩種實現(xiàn)PCB測試走線的方法。在圖的左側(cè)示例中，每個測試走線都有一個接地過孔。右側(cè)的示例在中心處有一個接地孔，并共享了四個Test Traces。兩種都是實現(xiàn)阻抗測試走線的可接受方法。保持100-mil的孔間距和30-mil的鉆頭直徑很重要，以便于測試。同樣，每個Test Traces在絲網(wǎng)印刷中都帶有其層號標記。這是進行實際測試的重要因素。
圖3.實現(xiàn)阻抗測試走線的方法
順便說一句：解決以下問題：“Test Traces的“接地”孔應連接到什么平面？我們可以再次參考圖3。在圖的右側(cè)，有四個測試走線過孔圍繞著一個“接地”過孔。在這里，常見問題變成：“為了獲得準確的阻抗讀數(shù)，TDR（時域反射計）地線是否需要連接到被測走線正下方的平面”？
為了解決這個問題，我們在所有PCB中都建立了測試結(jié)構(gòu)，這些結(jié)構(gòu)用于檢查本書兩卷中提到的各種經(jīng)驗法則。在每種情況下，都有一種類似于圖3所示的測試結(jié)構(gòu)，但是Test Traces連接到中間過孔，四個周圍的過孔中的每一個都連接到PCB中的不同平面。當TDR連接到四個“接地”通孔中的任何一個時，測得的阻抗都是相同的。這是因為所有平面都通過平面間電容或組件的接地過孔以測量所涉及的頻率“短路”在一起。
電源平面和旁路電容器的阻抗測試結(jié)構(gòu)。圖4說明了如何設(shè)計用于測量電源層和旁路電容器阻抗的接入點。
圖4.在連接電容器的情況下測量電源平面的測試結(jié)構(gòu)
這項重要的測試可以驗證去耦電容器的數(shù)量對于每個電源電壓都是正確的。PCB上的每個電源電壓都需要其中兩個測試訪問點。這兩個結(jié)構(gòu)應至少相距一英寸放置，并標明它們連接的電壓。一方面允許將信號注入到平面電容器中，另一方面允許對所得電壓進行測量
堆疊條紋
圖5所示的堆疊條紋測試結(jié)構(gòu)用于檢查PCB構(gòu)造方式的幾件事。
圖5.堆疊條帶
沿著PCB的一條邊緣繪制了銅帶，以便從面板上切下PCB時，肉眼可見。請注意，每一層中的條帶都比上面的條帶更長。通過這種階梯式構(gòu)造，可以確定所有層的順序正確?？梢院苋菀椎赜^察到，越向下進入PCB，每一層的階梯越長。有一個合理的問題要問，它們怎么可能會出現(xiàn)故障。實際上，設(shè)計和制造過程中有很多地方可以混合各層的順序。一種是在準備用于蝕刻PCB層的照相工具，而另一種是在層壓過程中實際放置各個層的過程中。圖6是24層PCB中堆疊條紋的照片，顯示了這種混合。第22層應位于第11層，第11層應位于第22層。發(fā)生這種情況的原因是，在準備Gerber數(shù)據(jù)時，CAD操作員錯誤地標記了CAD文件。制造商只是遵循了錯誤的順序。如果已組裝好該PCB，它將無法正常工作。沒有堆積的條紋，就不可能確定哪里出了問題。
圖6.層疊不正確的PCB
堆疊條組中的第二個特征是繪制了一小段跡線，以便當從面板上切下PCB時，可以看到其末端。該跡線繪制為5--mil寬（127微米）。通過測量實際的蝕刻寬度，可以確定信號層是否被正確蝕刻，并且沒有被過度蝕刻或蝕刻不足。使用此尺寸和堆疊尺寸，可以對阻抗不在規(guī)格范圍內(nèi)的問題進行故障排除，并確定需要采取的糾正措施。
圖7.堆疊條帶的放大圖
最后，堆疊條紋可讓您通過測量介電層和銅層的厚度來檢查PCB的整體。圖7是一組實際的堆疊條紋的放大圖，顯示了每個介電層中的玻璃纖維，銅的厚度以及從PCB伸出的5-mil跡線。這樣就可以對堆棧進行全面審核，而無需進行破壞性測試。最重要的是，這些功能是每塊PCB的一部分，因此很容易在組裝完P(guān)CB后很長時間檢查橫截面和阻抗。
提出堆疊條帶時提出的一個反對意見來自于舊標準，即“在PCB的邊緣不允許有裸露的銅。” 該標準的實際讀取方式是，不允許將附著在PCB內(nèi)部任何電路上的銅暴露在PCB邊緣。通過確保這些銅條與PCB本身內(nèi)部的所有電路隔離，可以輕松滿足此要求。添加上述測試結(jié)構(gòu)幾乎不會增加成本，甚至不會增加成品PCB的成本。唯一的實際成本是PCB設(shè)計人員必須投入時間來將這些功能添加到每個新的PCB文件中的時間。根據(jù)我們的經(jīng)驗，CAD部門在設(shè)計第一個結(jié)構(gòu)時很慢，但是一旦獲得了一定的經(jīng)驗，此任務就幾乎不會增加設(shè)計時間。
沒有測試結(jié)構(gòu)的代價
從到目前為止的所有討論中，沒有測試結(jié)構(gòu)的成本應該很清楚。但是，在許多情況下，成本并不明顯。如果沒有測試結(jié)構(gòu)也沒有辦法來隔離板故障，如不正確的阻抗，一個錯疊層，所述玻璃纖維錯誤或錯誤的銅厚度。這些未發(fā)現(xiàn)的錯誤歸為“片狀” PCB廣泛而令人沮喪的組。結(jié)果，沒有采取糾正措施的機制。
如果圖6中的PCB上沒有使用堆疊條紋，那么制造商將在PCB上組裝價值約5,000美元的零件。它永遠不會正常工作。此外，負責調(diào)試的人員將花費無數(shù)的時間，而沒有取得積極的成果。那值多少錢？也許整個程序都將面臨風險，但是增加一些“免費”的堆疊條帶將防止這種情況的發(fā)生。
測試結(jié)構(gòu)導致的故障示例
圖6中的PCB是使用測試結(jié)構(gòu)捕獲的故障的最佳示例之一。（在這種情況下，所有阻抗都是正確的，因為交換的層是電源和接地層）。通過測試結(jié)構(gòu)發(fā)現(xiàn)的一個不太明顯的故障是在物料清單上標注了錯誤類型的旁路電容器的組件。并且，如上所述，不正確的阻抗值是測試結(jié)構(gòu)捕獲的其余內(nèi)容。
使用測試結(jié)構(gòu)有什么缺點嗎？
除了制造商和不習慣看到這些測試結(jié)構(gòu)的其他人所展示的驚喜之外，將它們構(gòu)建到PCB設(shè)計中也沒有缺點。有時有人聲稱在擁擠的PCB上沒有足夠的空間容納它們。根據(jù)我們的經(jīng)驗，一直都有空間。可能需要設(shè)計師多加一點想象力，但是總有空間。圖8是PCMCIA卡的圖片，其頂部邊緣有堆疊條紋。
圖8.帶有堆疊條的PCMCIA PCB
概括
對于工程師來說，將測試結(jié)構(gòu)設(shè)計到PCB和制造商中以構(gòu)建它們只需要很少的時間和成本。但是，長期節(jié)省可能是可觀的，并且可能意味著整體產(chǎn)品成功與失敗之間的差異。
